HBM Base Die · 逻辑基片

它在 HBM 堆栈里的位置、在做什么，以及 HBM4 相对 HBM3E 的关键变化

封装剖面（侧视图）· CoWoS 上的 GPU + HBM 封装基板 Package Substrate Silicon Interposer · CoWoS（台积电先进封装，承载 HBM↔GPU 走线） GPU / 定制 ASIC 逻辑计算芯片 (XPU) Nvidia · Broadcom 设计 台积电逻辑制程 N3/N4 DRAM Core Die ×4 / 8 / 12 / 16 (Hi) 纯存储单元 · DRAM 制程 BASE DIE 逻辑基片 / Buffer Die TSV μ-bump HBM Bus 接口标准 = JEDEC PHY ｜ HBM3E 1024-bit → HBM4 2048-bit（对 NVDA / AVGO 都一样） Base Die ＝ HBM 的「接口大脑」 • PHY / I-O：与 GPU 对话的物理接口 • 内存控制 · 地址 / 命令路由 • 测试与冗余修复（MBIST / repair） • 时钟 · 电源管理（与 PMIC 协同） • 把上面 4~16 层裸 DRAM 整合成 一个可寻址的整体 DRAM core die 只负责「存」； base die 负责「连 + 管 + 算」。 ↑ 整摞 DRAM 里唯一的逻辑芯片，价值与定价权都在这 GPU/ASIC 逻辑 DRAM 存储 die Base die TSV 硅通孔 μ-bump 微凸点
base die 跟之前的区别：HBM3E vs HBM4
HBM2/3/3E 的 base die（"之前"） HBM4 的 base die（"现在"）
制造工艺 DRAM 厂自家 DRAM 制程 做 —— DRAM 工艺擅长存储、不擅长逻辑，能塞的逻辑很有限 逻辑代工制程：SK 海力士交给 台积电 N3/N5，三星用自家 foundry 4nm —— 逻辑密度/能效大幅提升
角色定位 基本是 "哑缓冲 / 转接层"：PHY + I/O + 测试，把信号转出去就行 变成 "半个逻辑芯片"：可集成内存控制器、更多 I/O，甚至客户特定逻辑
接口位宽 1024-bit（每个 stack） 2048-bit 翻倍 —— 同频下带宽近翻倍
可定制性 标准件，几乎不分客户 "custom HBM"：Nvidia / Broadcom 可按需定制 base die，与加速器协同设计
谁进了价值链 纯 memory 三巨头（三星 / 海力士 / 美光） 台积电（TSM）首次进入 HBM 价值链（代工 base die），海力士-台积电联盟成 HBM4 领先关键
内存↔逻辑边界 清晰：HBM 是"内存"，GPU 是"逻辑" 开始模糊：逻辑下沉进内存堆栈，HBM 不再是纯存储

先分清两类 die

  • • DRAM core die：上面那 4~16 层，纯存储单元，只负责"存比特"
  • • Base die：最底下那 1 颗，整摞里唯一的逻辑芯片，负责"对外通信 + 管理整个 stack"
  • • 两者靠 TSV（硅通孔）+ 微凸点 垂直打通
  • • 整摞 HBM 再通过 interposer 和 GPU 并排相连

为什么 HBM4 这步是大事

  • • base die 上逻辑代工制程 → 能塞进真正的逻辑，不再只是缓冲
  • • 可定制 → 客户绑定更深，从"卖标准件"走向"协同设计"
  • • 这正是 memory 去商品化、定价权上升 的物理载体
  • • 认证门槛进一步抬高（封装 + 逻辑 + 颗粒三重 qual）

投资含义（顺手记）

  • • TSM：吃到 HBM4 base die 代工，从"只造 GPU"延伸到"也造内存的逻辑底"
  • • SK 海力士：靠台积电联盟卡 HBM4 身位
  • • MU / 海力士：base die 价值含量↑ → ASP↑、毛利↑，被重定价为 AI 结构性成长
  • • 风险：HBM4 也可能再被三家同时扩产打回周期
一句话：base die 是整摞 HBM 里唯一的逻辑芯片——DRAM core die 只"存"，base die 负责"连 + 管"。 "之前"（HBM3E）它用 DRAM 制程做、近似哑缓冲；"现在"（HBM4）它改用台积电逻辑制程、位宽翻到 2048-bit、可按客户定制， 逻辑开始下沉进内存堆栈。这一步把 台积电拉进了 HBM 价值链，也是内存"去商品化、涨定价权"最实在的物理抓手。

HBM Base Die · 逻辑基片 — basedie.virtever.com · 制程/位宽以 JEDEC HBM4 规范与 2025–26 量产路线为准